台積電入局光芯片市場，這已經不是什麼祕密。

有分析人士指出，台積電在硅光子學領域的地位日益重要，有望像其在先進人工智能封裝領域一樣佔據主導地位。憑藉其製造平台COUPE（Compact Universal Photonics Engine：緊湊型通用光子引擎），台積電能將前沿的電子邏輯、成熟的光子工藝和先進的封裝集成相結合，其系統級集成能力目前尚無法與競爭對手匹敵。

台積電錶示，與傳統的微凸點封裝方案相比，COUPE技術可在相同速度下降低40%的功耗，或在相同功耗下實現170%的速度提升。更廣泛地說，光器件發展路線圖表明，每比特能耗將從傳統銅封裝的30 pJ/bit以上逐步降低，到基板上共封裝光器件的5 pJ/bit以下，最終隨着光I/O移至中介層，能耗將降至2 pJ/bit以下。

在最近，台積電分享了他們對光平台的最新看法。

最初的光規劃

在介紹台積電的最新進展之前，我們先回顧一下台積電對光芯片的規劃。

從相關介紹可以看到，台積電的硅光子平台「COUPE」以 SoIC 技術為基礎。該系統利用銅對銅鍵合和混合鍵合技術，將電子電路（EIC）直接連接到晶圓上的光子電路（PIC）。據稱，該光子電路包含所有關鍵組件，包括一個先進的200G微環調製器（MRM）。接下來，在晶圓上覆蓋一層氧化層，並將其鍵合到另一個硅晶圓上。最後，從背面創建稱為介質通孔的微小孔，以建立與襯底的電連接。

相關報道指出，調製器是PIC的另一個關鍵組件，主要包括微環調製器（MRM）和馬赫-曾德爾調製器（MZM）。馬赫-曾德爾調製器（MZM）在高速度、高功率應用場景中表現出色，而微環調製器（MRM）則具有結構緊湊、密度高的優勢——使其成為高效CPO傳輸的核心組件。

在2025年IEEE ECTC會議上，台積電硅光子事業部發表了一篇新論文，進一步強化了COUPE概念

台積電錶示，為了應對人工智能和高性能計算等帶寬密集型應用日益增長的需求，一種新型寬帶光引擎（BOE：broadband optical engine ）架構應運而生，它將硅光子學與先進的封裝技術相結合。該光引擎在系統級集成了三個關鍵組件——COUPE（緊湊型通用光子引擎）、COI（互補光互連）和iFAU（集成光纖陣列單元）——從而在2.5D CoWoS環境中實現共封裝光學器件（CPO）。

該架構的核心是COI，它是實現低損耗光信號路由的關鍵組件。COI由成對的光耦合器和精密設計的結構組成，能夠高效地將來自iFAU光纖的光重定向到片上波導，並將信號引導至硅光子芯片。這種耦合路徑對於最大限度地降低插入損耗和實現高性能光電共集成至關重要。

BOE系統的一大顯著特點是其與晶圓級製造的兼容性。這種面向工藝的方法不僅支持可擴展的帶寬密度（利用iFAU中的多波長操作和多排光纖陣列），而且還通過在線工藝監控確保了高可製造性。通過採用垂直光耦合配置，該系統對芯片翹曲具有更高的容錯性——芯片翹曲是先進封裝領域的一大挑戰。與對機械對準高度敏感的邊緣耦合（EC）不同，垂直耦合在實際組裝條件下具有更高的魯棒性和穩定性。

為了驗證該BOE平台的性能，台積電對整片300毫米晶圓進行了一系列光學測量。隨後，將測量結果與仿真和建模數據進行比較，以評估性能一致性並識別工藝敏感性。研究表明，模型預測的光學性能與實測光學性能之間的差異受多個關鍵尺寸（CD）參數的顯著影響，包括波導寬度、刻蝕深度、側壁輪廓、表面光滑度和對準精度。

這些發現凸顯了嚴格控制光器件製造工藝的重要性。即使結構尺寸或材料特性存在微小偏差，也會導致光損耗和信號保真度出現可測量的差異。隨着台積電持續通過CoWoS和SoIC平台擴展其CPO能力，集成穩健的BOE技術對於實現下一代帶寬密度和系統級效率至關重要。

台積電最近更新

在昨日於中國台灣舉辦的光論壇上，台積電先進封裝技術發展副總經理徐國晉表示，光收發器底層架構正經歷結構性轉變，硅光子已成為主流型態，預期2027年市佔率可望超過50%，而硅光子最終體現是共同封裝光學（CPO），今年下半年將有廠商投入量產。

他指出，隨着人工智能呈指數級增長，網絡正被推向其物理極限。如今的計算單元不再是單一服務器，而是整個數據中心。而數據中心的神經系統就是光學。 2025年光收發器銷售額較2024年成長25%，預計2026年將再成長50%，其中，高階100G及以上速度的市場，2024年倍增，2025年再成長60%。

徐國晉表示，2028年人工智能，規模化將進一步引發大規模成長；因應發展趨勢，光收發器的底層架構正經歷永久的結構性轉變。硅光子已成為主流型態，市佔率有望在2027年超過50%。

他指出，半導體領域已全面投入硅光子技術。晶圓代工可以擴大光學引擎的規模。

台積電副專案處長陳明發也在同一場論壇中表示，從發展趨勢來看，AI運算能力約每兩年成長3倍，但I/O效能每兩年僅成長約1.4倍，兩者之間的差距正逐步擴大，如何持續提升I/O效能，成為AI系統進一步擴展必須解決的關鍵。

要突破I/O牆限制，必須逐步從傳統銅傳輸轉向光傳輸。陳明發指出，傳統銅線在高頻率環境下難以支援長距離信號傳輸，而光傳輸則能有效延長訊號傳輸距離，進一步支援AI數據中心實現Scale-up與Scale-out架構，滿足大規模AI運算對頻寬與連接性的需求。

據報道，目前光學元件整合至系統主要有兩種架構，一是CPO（CPO on Substrate），即光引擎整合於基板上；二是OOI（Optical on Interposer，光學中介層），把光引擎整合至XPU上。相較傳統銅線，CPO與OOI技術可帶來約4~10倍的功耗效率提升、延遲降低約10至20倍。

台積電目前也積極發展光學平台。如上所述，其中一項代表性技術就是COUPE，採用台積電SoIC-X鍵合技術，將EIC與PIC透過Bond-to-Bond的方式進行整合，同時搭配台積電自行設計的光路結構。

COUPE同時支援光柵耦合器（ grating coupler ，簡稱GC ）與邊緣耦合器（ edge coupler ，簡稱EC ）兩種耦合方式。其中，在關鍵結構中，可從COUPE-GC中看到硅透鏡（ si ulens ）、金屬反射鏡（ metal reflector ，簡稱MR ）、 Si/SiN光柵耦合器； COUPE-EC則有EC facet 、 Sin Tip等核心結構。

為支持客戶進行光子集成電路設計，台積電也提供完整的元件PDK，涵蓋光波導（ waveguides ）、彎曲結構（bends）、耦合器（couplers ）、調變器（ modulators ）以及光偵測器（ photodetectors ）等關鍵元件，協助客戶更有效率地進行硅光子設計，同時縮短產品開發周期與上市時間。

對於COUPE如何進一步擴展品路？陳明發表示，目前主要存在兩種頻寬擴展策略。第一種是「Fast and Narrow」策略，核心是着重提升單一Lane的傳輸速度，從200 Gbps提升至400 Gbps，未來甚至可能超越400G。同時，台積電也會將Lane數量從64 Lane擴增至128 Lane，甚至更多，讓總頻寬從3.2 Tbps提升至12.8 Tbps，甚至更高。

第二種則是「Slow and Wide」策略，重點不是極度提升單一Lane的傳輸速度，而是增加WDM波長數量來擴大總頻寬。WDM可從單一波長逐步增加至4、8、16個波長、甚至更多，持續擴大整體光傳輸容量。

盯着這些目標，台積電不斷改善COUPE的效能提升，在下一階段發展，異質整合這個角色更為重要。陳明發表示，未來可望直接將調變器（ modulator ）、SOA（半導體光放大器，Semiconductor Optical Amplifier）與光源整合至COUPE平台背面，進一步提高光電元件整合程度，並為後續系統擴展提供更多彈性。

未來演進路線圖

據Tomshardware報道，台積電的硅光子技術路線圖目前分為三個階段，從採用傳統可插拔光器件的1.6 Tbps光引擎，到集成於處理器封裝內的12.8 Tbps光引擎。COUPE路線圖與台積電的先進封裝技術以及微環調製器（MRM）的演進緊密相關，微環調製器用於調節光線並直接影響性能。因此，台積電的幾家客戶（例如英偉達）都圍繞COUPE的演進來制定其硅光子戰略。

路線圖的第一階段——名為「PCB上的COUPE」——採用台積電的SoIC-X鍵合技術，將65nm電子集成電路（EIC）與光子集成電路（PIC）鍵合在一起。該方案的初始目標應用是OSFP（八路小型可插拔）光模塊，可提供1.6Tbps的帶寬（吞吐量是銅纜以太網解決方案的兩倍，同時能效也是兩倍）。因此，第一代COUPE不在本文的討論範圍之內。台積電錶示，SoIC-X接口具有極低的阻抗，能夠在高速信號傳輸的同時降低功耗。

第二代產品——名為基板式 COUPE——標誌着台積電從傳統的可插拔光器件向共封裝光器件 (CPO) 的過渡。在此階段，COUPE 與台積電先進的芯片封裝技術 (CoWoS)集成，並與網絡交換機 ASIC 共封裝。這種架構能夠實現主板級光互連，總帶寬高達 6.4 Tbps，能效提升 2 倍，延遲降低 10 倍，遠超現有的可插拔解決方案，這對於NVLink、以太網和 InfiniBand 交換機等各種應用來說都非常理想。

第三階段——名為「COUPE on interposer」——將硅光子技術進一步推向計算芯片：一個12.8 Tbps的光引擎被直接集成到處理器封裝中，從而實現極致的帶寬和可擴展性。除了帶寬再次翻倍之外，該公司預計該架構的能效將比目前的插拔式解決方案提高5倍，延遲降低20倍。這將使其對構建擁有數千個加速器集群的超大規模數據中心運營商極具吸引力。

總而言之，COUPE的主要目標是儘可能地將光引擎與計算單元連接起來。

在演講中，陳明發也強調， COUPE也可以作為光學中介層（ optical interposer ）。陳明發解釋，如同CoWoS-S一樣， COUPE可支援最大達3.3倍reticle size的尺寸，為COUPE未來可能實現的各種應用留下很大的想像空間。

陳明發進一步指出，隨着AI與HPC對頻寬、傳輸距離以及功耗效率的需求持續提升，光學I/O將成為值得關注的技術方案；台積電也將持續優化COUPE平台，進一步支援CWDM與DWDM等不同光傳輸應用；未來COUPE與CoWoS封裝將進一步整合，未來可能應用於不同領域。不過，要實現完整的光電整合生態系，除了晶圓代工廠本身的技術發展之外，也需要產業鏈各方利害關係人，以及OSAT業者之間進行密切合作才能實現。

但正如徐國晉所說，包括激光、光纖、光纖連接器和產品測試，正在成為大規模部署的真正瓶頸。